求教verilog中的问题……
module xtjl(xt,zq,out);
input xt,zq;
output[3:0]out;
reg[3:0]out;
always@(posedge zq or posedge xt)
begin
if(zq)
out<=0;
begin
case(xt)
1'b1:out<=out+1'b1;
default;
endcase
end
end
endmodule
曾经用别的方法写，最后也是有关于input的warning，为什么呢？
最新回答
月舞兮颜
2024-09-16 10:12:29
底下是你原来的写法。
module baidu(input xt,
input zq,
output reg[3:0] out);
always@(posedge zq or posedge xt) begin
if(zq) out<=0;
case(xt)
1'b1:out<=out+1'b1;
default;
endcase
end
endmodule
Warning (10240):
Verilog HDL
Always Construct warning at baidu.v(6): inferring latch(es) for variable "out", which holds its previous value in one or more paths through the always constructLatch只是一个问题。你所报的warning是因为你把zq和xt在begin end里面都用上了。这完全是没有必要的，有些综合器认为
时钟信号
是不能用来测试的。什么叫做测试？就是if(zq)和case(xt)这种判定。首先你要认定你要写的是时序逻辑，然后选定好时钟--比如xt，那么zq其实是一个复位信号。
xt都已经上升沿了，那么case(xt)是没有效果的，总是1。
改成这样不就好了:
module baidu(input xt,
input zq,
output reg[3:0] out);
always@(posedge zq or posedge xt) begin
if(zq) out<=0;
else out<=out+1'b1;
end
endmodule
村姑范
2024-09-16 02:33:31
追问
哦哦，我把if下的begin移上去一条语句就对了，这是为什么？
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