verilog/FPGA问题：设计一个2-4的译码器
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雨季盛开的花
2024-04-16 00:15:25
clk,
rst_n,
2_data,
4_data);
input clk;
input rst_n;
input [1:0] 2_data;
output [3:0] 4_data;
always@(posedge clk, negedge rst_n)
begin
if (!rst_n)
begin
2_data<= 0;
4_data<= 0;
end
else
case (2_data)
00 :
4_data<=4'b0001;
01 :
4_data<=4'b0010;
10:
4_data<=4'b0100;
11 :
4_data<=4'b1000;
default :
4_data<=4'b0000;
endcase
end
endmodule
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